Verilog: v and sv...

내가 알기로 v와 sv의 구분이 거의 없는 것으로 알고 있다.

그러니까 v에서 sv의 예약어를 편의상 가져다 쓰고 있는데, verilog로 작성했다고 말한다.

가장 흔한 것이 logic이라든가 localparam, struct, union을 쓰는 것인데 사실상 이렇게 되는 거라면 온전히 sv로 작성하는 것이 편하지 않을까 하는 생각이다.