내 홈서버...
Raspberry pi4에 잡다한 일을 해주는 홈서버를 두고 있다. 꽤나 오래 운영 중인데 예전엔 밖으로 포트를 몇 개 뽑고 임시 dns 같은 곳에 걸어두기도 했었는데, 두어번 해킹을 당한 적이 있다. 대충...
오늘의 학습 내용(4/21/2025)...
HBM: DRAM을 stacking, TSV(through-silicon via)를 통해서 적층 기판처럼 CPU/SoC와 연결됨 HBM3: 1024 data pins, 6.4 Gbps/pin, Bus bandwidth: 1024 x 6.4G /8 = 819.2 GBps HBM4: 2048 data pins, 9.6,...
오늘의 학습 내용(4/20/2025)...
오늘의 학습 내용(4/20/2025)...
Computer vision with PyTorch: 이미지 인식에 대한 대략적인 모델 학습 Conv2D-RELU-MaxPool2D-Conv2D …. - MLP - ReLU - Softmax 식의 모델 구조 MaxPool이 정보량을 줄여 중요한 feature만을 획득 ResNet (shortcut/residual (bypassed)...
오늘의 학습 내용(4/19/2025)...
verilog: 간단한 implementation인데 RAM으로 합성이 안되고 FF로 합성되는 경우 어떤 조건을 가지고 있는 실험해봄 computer architecture: RISC-V 나머지 (micro architecture) 학습 내용을 살펴보면 왜 이걸 Chisel같은 고차원 언어로 구현하려고 했는지...
오늘의 학습 내용(4/18/2025)...
verilog 실습: SRAM module: inout port 동작 실험을 통해 확인, synthesis 결과는 tri-state port 때문에 매우 지저분함. 내부 모듈로 사용할 때는 쓸데없는 게이트를 낭비하면서 bidirection일 이유가 없음. computer architecture: RISC-V...
UVM이 뭘까?...
Universal Verification Methodology의 약자인데, 기존의 주먹구구식 test bench로 걸러내지 못하는 문제를 걸러내겠다라는 목표로 구성됨 구성요소: Data item (Transaction): 테스트에서 사용하는 입력 단위이며, 의미 있는 랜덤화를 통해 효율적인 검증을 하도록 함...
오늘의 학습 내용(4/17/2025)...
verilog 실습: simple UART. 상용칩으로 보고 따라 만드려다가 포기함. simple DMA unit. 8257을 보고 따라 만들어 봄 dma controller: A/D port 한 개 뿐이라 이걸 multiplexing해서 1 word씩 데이터를 복사함....
오늘의 학습 내용(4/16/2025)...
RISC-V: openSource CPU로 공개가 되어있는데 어떤 건 verilog, 어떤 건 chisel로 쓰여있어서 chisel을 또 알아봐야 되나 보고 있음. Chisel: 설치해보고 몇 가지 예제를 해봤는데, 아직 개념이 잘 와닿지가 않음. 장점은...
불안은 나의 친구(?)...
어느 날은 감사와 행복의 기분이 솟아오르다가도, 어느 날은 불안한 감정이 슬며시 찾아오곤 한다. ‘오늘은 주식이 미친 듯이 떨어지고 향후 경기 전망이 좋지 않다, 물가가 치솟는다, …’ 등등의 부정적인 이야기가 한없이...