Schecter E1 evil twin...
그동안 기타도 너무 안치고 회사-일만 반복하고 있어서 모처럼 기타를 한 대 사봤다. Schecter E-1 evil twin. 갑자기 그 모양에 확 끌려서 질렀는데, 막상 물건을 받고보니 뭔가 나랑 잘 안맞는 구석이...
저렴이 기타의 한계...
팬데믹 무렵, 저렴이 기타를 모으는 데 꽤 진심이었던 것 같다. 계기는 단순했다. 멀쩡한 저렴이 기타 두어 개를 만져보고, “이 정도면 충분히 훌륭하잖아”라는 결론을 내렸기 때문이다. 그런데 어이없게도, 그 괜찮았던 저렴이들은...
오늘의 학습 내용(4/22/2025)...
SystemVerilog for Hardware Description: 이 책은 나름 handbook 처럼 필요할 때 찾아볼 수 있는 수준 Compilers: Principles, Techniques, and Tools: 이 책은 일반적인 compiler 이론을 다루고 뒷 부분에 약간의 parallelism에...
내 홈서버...
Raspberry pi4에 잡다한 일을 해주는 홈서버를 두고 있다. 꽤나 오래 운영 중인데 예전엔 밖으로 포트를 몇 개 뽑고 임시 dns 같은 곳에 걸어두기도 했었는데, 두어번 해킹을 당한 적이 있다. 대충...
오늘의 학습 내용(4/21/2025)...
HBM: DRAM을 stacking, TSV(through-silicon via)를 통해서 적층 기판처럼 CPU/SoC와 연결됨 HBM3: 1024 data pins, 6.4 Gbps/pin, Bus bandwidth: 1024 x 6.4G /8 = 819.2 GBps HBM4: 2048 data pins, 9.6,...
오늘의 학습 내용(4/20/2025)...
오늘의 학습 내용(4/20/2025)...
Computer vision with PyTorch: 이미지 인식에 대한 대략적인 모델 학습 Conv2D-RELU-MaxPool2D-Conv2D …. - MLP - ReLU - Softmax 식의 모델 구조 MaxPool이 정보량을 줄여 중요한 feature만을 획득 ResNet (shortcut/residual (bypassed)...
오늘의 학습 내용(4/19/2025)...
verilog: 간단한 implementation인데 RAM으로 합성이 안되고 FF로 합성되는 경우 어떤 조건을 가지고 있는 실험해봄 computer architecture: RISC-V 나머지 (micro architecture) 학습 내용을 살펴보면 왜 이걸 Chisel같은 고차원 언어로 구현하려고 했는지...
오늘의 학습 내용(4/18/2025)...
verilog 실습: SRAM module: inout port 동작 실험을 통해 확인, synthesis 결과는 tri-state port 때문에 매우 지저분함. 내부 모듈로 사용할 때는 쓸데없는 게이트를 낭비하면서 bidirection일 이유가 없음. computer architecture: RISC-V...
UVM이 뭘까?...
Universal Verification Methodology의 약자인데, 기존의 주먹구구식 test bench로 걸러내지 못하는 문제를 걸러내겠다라는 목표로 구성됨 구성요소: Data item (Transaction): 테스트에서 사용하는 입력 단위이며, 의미 있는 랜덤화를 통해 효율적인 검증을 하도록 함...